| 以太网中8位并行CRC-32软核设计 |
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| 引用本文： | 李宥谋.以太网中8位并行CRC-32软核设计[J].西安邮电学院学报,2006,11(5):32-35. |
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| 作者姓名： | 李宥谋 |
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| 作者单位： | 西安邮电学院,计算机系,陕西,西安,710121 |
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| 摘 要： | 研究以太网系统中帧校验序列(FCS)的并行处理方法。根据串行CRC-32编码原理,导出并行CRC-32编码算法,并且给出Verilog HDL语言设计的并行CRC-32软核。使其能够方便、灵活的应用到高速以太网系统设计中。
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| 关 键 词： | CRC码 CRC-32软核 VerilogHDL语言 |
| 文章编号： | 1007-3264（2006）05-0032-04 |
| 收稿时间： | 2006-01-04 |
| 修稿时间： | 2006年1月4日 |
The design of the 8bits parallel CRC- 32 soft- core in ethernet |
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| LI You-mou.The design of the 8bits parallel CRC- 32 soft- core in ethernet[J].Journal of Xi'an Institute of Posts and Telecommunications,2006,11(5):32-35. |
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| Authors: | LI You-mou |
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| Abstract: | This paper researches the parallel processing method of the frame check series(FCS) in Ethernet system.According to the serial CRC-32 coding principle,it educes the algorithm of the parallel CRC-32 coding,and design the parallel CRC-32 Soft-core with Verilog HDL.The Soft-core can be easily and flexibly applied to the design of high speed Ethernet system. |
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| Keywords: | CRC code CRC- 32 Soft - core Verilog HDL |
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