| 64位整数加法器的设计与实现 |
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| 引用本文： | 谭全林,邢座程,李少青,陈延仓. 64位整数加法器的设计与实现[J]. 微电子学与计算机, 2009, 26(2) |
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| 作者姓名： | 谭全林 邢座程 李少青 陈延仓 |
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| 作者单位： | 国防科技大学计算机学院,湖南,长沙,410073 |
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| 摘 要： | 为了提高算术逻辑部件的性能,采用多米诺逻辑和偏斜逻辑门的电路结构,结合并行前缀加法器的优点,设计实现了一款64位高性能整数加法器.根据需要,设计了一种符号扩展电路,使之能够处理带符号操作数的加减法,符号扩展结果可以进行溢出判断.模拟结果表明:在0.13μm CMOS的工艺条件下,关键路径的延时为630ps功耗为21.6 mW,达到了高速低功耗的设计目标.
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| 关 键 词： | 并行前缀加法器 多米诺逻辑 偏斜逻辑 功耗延时积 |
Design and Implement of 64-bit Integer Adder |
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| TAN Quan-lin,XING Zuo-cheng,LI Shao-qing,CHEN Yancang. Design and Implement of 64-bit Integer Adder[J]. Microelectronics & Computer, 2009, 26(2) |
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| Authors: | TAN Quan-lin XING Zuo-cheng LI Shao-qing CHEN Yancang |
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