| 基于FPGA的高性能Viterbi译码器的设计与实现 |
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| 引用本文： | 沈南,王华.基于FPGA的高性能Viterbi译码器的设计与实现[J].中国有线电视,2006(2):163-166. |
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| 作者姓名： | 沈南 王华 |
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| 作者单位： | 北京理工大学,北京,100081 |
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| 摘 要： | 对Viterbi译码器3个重要组成部分之一——幸存路径管理和存储模块进行优化设计。采用一种新的方法（改进的寄存器交换法）作为幸存路径管理方案，取消了译码时的回溯读操作。与采用传统回溯法的译码器相比，该译码器具有较低的译码时延、有效的存储空间管理和较低的硬件复杂度。在总体设计中对译码器的其他部分也进行了相应的优化设计，进行了综合布线后仿真，译码器输出的最大数据速率达到了90Mbps。
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| 关 键 词： | Viterbi译码器 幸存路径 改进的寄存器交换法 |
| 文章编号： | 1007-7022（2006）02-0163-04 |
| 收稿时间： | 2005-09-14 |
| 修稿时间： | 2005年9月14日 |
Design and Implementation of a High-Performance Viterbi Decoder Based on FPGA |
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| SHEN Nan,WANG Hua.Design and Implementation of a High-Performance Viterbi Decoder Based on FPGA[J].China Cable Television,2006(2):163-166. |
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| Authors: | SHEN Nan WANG Hua |
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| Affiliation: | Beijing Institute of Technology, Beijing 100081, China |
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| Abstract: | A modified register exchange scheme is used in designing the SMU(survivor-path management unit) in which the trace-back read operation is eliminated.This Viterbi decoder has low latency,efficient memory organization,and low hardware complexity compared with other Viterbi decoders using traditional trace-back methods.Besides,a series of simplified measures are adopted.The maximal data output speed of this decoder is 90 Mbps. |
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| Keywords: | FPGA |
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