| 三维VLSI互连寄生电容提取的研究进展 |
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| 引用本文： | 喻文健,王泽毅. 三维VLSI互连寄生电容提取的研究进展[J]. 计算机辅助设计与图形学学报, 2003, 15(1): 21-28 |
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| 作者姓名： | 喻文健 王泽毅 |
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| 作者单位： | 清华大学计算机科学与技术系,北京,100084 |
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| 基金项目： | 国家“九七三”重点基础研究基金(G 19980 30 411)，国家自然科学基金(698760 2 4)，美国Synopsys公司资助 |
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| 摘 要： | 随着VLSI电路集成密度急剧增长及特征尺寸不断缩小，互连寄生参数提取已成为集成电路辅助设计中的一个研究热点。目前，三维互连寄生电容提取的研究得到广泛关注，并取得了很大进展。针对这一热点，结合作者的研究工作，对三维电容提取方法进行综述，详细阐述国内外的相关研究进展情况。重点介绍间接、直接边界元方法，以及维度缩减技术和区域分解法等半解析方法。
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| 关 键 词： | VLSI 互连寄生参数 数值算法 半导体工艺 电子设计自动化 三维互连寄生电容提取 超大规模集成电路 |
| 修稿时间： | 2001-10-17 |
Research Progress on 3-D VLSI Parasitic Capacitance Extraction |
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| Yu Wenjian Wang Zeyi. Research Progress on 3-D VLSI Parasitic Capacitance Extraction[J]. Journal of Computer-Aided Design & Computer Graphics, 2003, 15(1): 21-28 |
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| Authors: | Yu Wenjian Wang Zeyi |
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| Abstract: | In the deep submicron VLSI circuits, with the feature size scaled down and device density increased, parasitic parameter extraction has become one of the research focuses in the field of electronic design automation. Main methods and technology of 3 D parasitic capacitance extraction are discussed. Corresponding research progress and important results in this field are also presented. |
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| Keywords: | VLSI parasitic parameter capacitance extraction numerical method |
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