| 高速低功耗传输电路的时钟系统设计 |
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| 引用本文： | 黄志正,杨祎,高茁.高速低功耗传输电路的时钟系统设计[J].微电子学与计算机,2008,25(1):108-111. |
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| 作者姓名： | 黄志正 杨祎 高茁 |
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| 作者单位： | 中国科学院,计算技术研究所,计算机系统结构重点实验室,北京,100080;中国科学院,研究生院,北京,100039 |
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| 基金项目： | 国家自然科学基金项目(60673146)，国家“八六三”计划项目(2005AA110010,2005AA119020)，国家“九七三”计划发展项目(2005CB321600) |
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| 摘 要： | 利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。
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| 关 键 词： | 时钟 锁相环 高速传输 功耗 |
| 文章编号： | 1000-7180（2008）01-0108-04 |
| 收稿时间： | 2007-03-13 |
| 修稿时间： | 2007年3月13日 |
A Clock Generator for High Speed and Low Power Parallel Link |
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| HUANG Zhi-zheng,YANG Yi,GAO Zhuo.A Clock Generator for High Speed and Low Power Parallel Link[J].Microelectronics & Computer,2008,25(1):108-111. |
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| Authors: | HUANG Zhi-zheng YANG Yi GAO Zhuo |
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| Abstract: | |
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| Keywords: | clock PLL high speed link power |
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