|
|||||
|
|
| EDA前沿 | |
| 摘 要： | Formal Check是一种形式验证工具。它可以验证设计的功能,但是并不需要使用测试向量。该工具用在寄存器传送级的设计阶段,在对整个芯片或者对嵌入的芯核综合之前进行验证。首先,用可综合的Verilog或者VHDL语言将你的设计输入验证系统。然后再按照系统给出的询问模块 |
| 本文献已被 CNKI 等数据库收录！ | |
|
||||||||
|
||||||||
|
||||||||
|
|
|
|
| 设为首页 | 免责声明 | 关于勤云 | 加入收藏 |
|
Copyright©北京勤云科技发展有限公司 京ICP备09084417号 |