| 一种SDRAM控制器软核的Verilog设计 |
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| 引用本文： | 刘宇,陈文艺,李新慧. 一种SDRAM控制器软核的Verilog设计[J]. 西安邮电学院学报, 2003, 8(4): 89-93 |
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| 作者姓名： | 刘宇 陈文艺 李新慧 |
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| 作者单位： | 1. 西安邮电学院,ASIC中心,陕西,西安,710061
2. 西安电子科技大学,电子工程学院,陕西,西安,710071 |
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| 摘 要： | 介绍了SDRAM存储器的特点及工作原理,SDRAM是一种采用了地址复用技术的高速海量同步存储器,其读写数据都是在时钟的上沿进行的。重点介绍了一种通用SDRAM控制器软核的Verilog设计,通过控制器接口可使得对SDRAM的操作如同通用的SRAM一样简单。
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| 关 键 词： | SDRAM Verilog 状态机 |
| 文章编号： | 1007-3264(2003)04-0089-05 |
| 修稿时间： | 2003-04-10 |
A Verilog Design of SDRAM Controller Core |
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| Abstract: | This paper introduces the characteristics and the work principle of the SDRAM.SDRA is a kind of RAM with high speed and vast capacity,which adress can be multiplicated.The read and write operation on the posedge of the clock.In emephases,this paper introduces the verilog design of a kind of all-purpose SDRAM controller core.By use the SDRAM controller interface,the SDRAM using are simple like the SRAM. |
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| Keywords: | SDRAM verilong state machine |
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