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| 基于FPGA的数字频率计设计 | |
| 引用本文： | 张聪,孟祥斌.基于FPGA的数字频率计设计[J].数字社区&智能家居,2014(20):4911-4912,4930. |
| 作者姓名： | 张聪 孟祥斌 |
| 作者单位： | 沈阳工程学院自动化学院电子信息工程系; |
| 摘 要： | 该文运用VHDL硬件描述语言进行数字频率计设计,频率计主要通过闸门控制电路产生计数周期为1s,清零周期为0.5s,2s为一个周期的测量信号频率。并通过计数器记录频率值,最后通过数码显示电路显示被测信号频率值。该文设计一个6位频率计,可以测量1~999999Hz的信号频率。 |
| 关 键 词： | 闸门控制电路 计数器 寄存器 动态扫描显示电路 |
| 本文献已被 CNKI 等数据库收录！ | |