| 基于System Verilog语言的设计验证技术 |
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| 引用本文： | 闫沫,张媛. 基于System Verilog语言的设计验证技术[J]. 现代电子技术, 2008, 31(6): 8-11 |
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| 作者姓名： | 闫沫 张媛 |
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| 作者单位： | 1. 西安建筑科技大学,机电工程学院,陕西,西安,710055
2. 长安大学,研究生部,陕西,西安,710064 |
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| 摘 要： | 随着集成电路设计规模的不断增大,设计验证工作越来越困难。介绍IEEE新标准SystemVerilog语言中用于验证的随机约束、功能覆盖率、断言技术和利用面向对象思想构建验证平台的一般方法。这些方法能极大提高芯片设计的效率,降低芯片设计的风险,减轻测试工程师的负担。
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| 关 键 词： | SystemVerilog 随机约束 功能覆盖率 断言 面向对象 |
| 文章编号： | 1004-373X(2008)06-008-04 |
| 修稿时间： | 2007-09-24 |
Verification Technology Based on System Verilog Language |
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| YAN Mo,ZHANG Yuan. Verification Technology Based on System Verilog Language[J]. Modern Electronic Technique, 2008, 31(6): 8-11 |
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| Authors: | YAN Mo ZHANG Yuan |
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| Abstract: | |
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| Keywords: | SystemVerilog constrained-random functional coverage assertion OOP |
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