| 45nm CMOS工艺下的低泄漏多米诺电路研究 |
| |
| 引用本文： | 杨松,王宏,杨志家. 45nm CMOS工艺下的低泄漏多米诺电路研究[J]. 微电子学与计算机, 2008, 25(2): 89-92 |
| |
| 作者姓名： | 杨松 王宏 杨志家 |
| |
| 作者单位： | 1. 中国科学院,沈阳自动化研究所,辽宁,沈阳,110016;中国科学院,研究生院,北京,100039
2. 中国科学院,沈阳自动化研究所,辽宁,沈阳,110016 |
| |
| 摘 要： | 在研究了45nm CMOS工艺下晶体管泄漏电流特性的基础上,提出了一种可以同时减小多米诺逻辑电路亚阈值和栅极氧化层泄漏功耗,带有NMOS睡眠开关并使用双阈值电压、双栅极氧化层厚度的电路技术。该电路技术与标准的双阈值电压多米诺逻辑电路相比,待机模式时消耗的总泄漏功耗在110℃时最高可以减小65.7%,在25℃时最高可以节省达94.1%。
|
| 关 键 词： | 多米诺逻辑 阈值电压 亚阈值泄漏 栅极氧化层 |
| 文章编号： | 1000-7180（2008）02-0089-04 |
| 收稿时间： | 2007-03-13 |
| 修稿时间： | 2007-03-13 |
Low Leakage Domino Circuit Design for 45nm CMOS Technology |
| |
| YANG Song,WANG Hong,YANG Zhi-jia. Low Leakage Domino Circuit Design for 45nm CMOS Technology[J]. Microelectronics & Computer, 2008, 25(2): 89-92 |
| |
| Authors: | YANG Song WANG Hong YANG Zhi-jia |
| |
| Abstract: | |
| |
| Keywords: | domino logic threshold voltage subthreshold leakage gate oxide |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
|
