| 基于ASIC的并行流水线级联半带滤波器设计 |
| |
| 引用本文： | 邵杰,万书芹,任凤霞. 基于ASIC的并行流水线级联半带滤波器设计[J]. 固体电子学研究与进展, 2020, 0(1): 60-65 |
| |
| 作者姓名： | 邵杰 万书芹 任凤霞 |
| |
| 作者单位： | ;1.中国电子科技集团公司第五十八研究所 |
| |
| 基金项目： | 国家自然科学基金资助项目(61704161)。 |
| |
| 摘 要： | 针对高速ADC数字下变频中的实时滤波需求,设计了一种基于ASIC的并行流水线级联半带滤波器。首先根据ADC输出数据速率远高于DSP处理能力的工程问题设计了可以实现16、8、4、2倍抽取的四级级联结构,然后在传统串行滤波器基础上进行了4路并行流水线结构理论推导,该方法降低了运算速度,能够实现高速数据实时处理。在此基础上采用Verilog HDL实现了RTL级描述并采用65 nm CMOS工艺成功流片,仿真和测试结果显示,设计的滤波器能够在保证计算精度的同时实现1 GHz高速采样数据的实时滤波及16、8、4、2倍抽取。
|
| 关 键 词： | 并行结构 流水线 半带滤波器 ASIC |
An ASIC Based Parallel Pipelined Cascade Half Band Filter Design |
| |
| SHAO Jie,WAN Shuqin,REN Fengxia. An ASIC Based Parallel Pipelined Cascade Half Band Filter Design[J]. Research & Progress of Solid State Electronics, 2020, 0(1): 60-65 |
| |
| Authors: | SHAO Jie WAN Shuqin REN Fengxia |
| |
| Affiliation: | (The 58th Research Institute,China Electronics Technology Group Corp.,Wuxi,Jiangsu,214035,CHN) |
| |
| Abstract: | |
| |
| Keywords: | parallel architecture pipeline half band filter ASIC |
| 本文献已被 维普 等数据库收录！ |
|
