| 一种高吞吐率低成本的AES协处理器设计* |
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| 引用本文： | 易立华,邹雪城,刘政林,但永平.一种高吞吐率低成本的AES协处理器设计*[J].计算机应用研究,2009,26(6):2136-2137. |
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| 作者姓名： | 易立华 邹雪城 刘政林 但永平 |
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| 作者单位： | 华中科技大学,电子科学与技术系,武汉,430074 |
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| 基金项目： | 国家高技术研究发展计划资助项目(2006AA01Z226)；湖北省自然科学基金资助项目(2006ABA080) |
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| 摘 要： | 设计了一种高吞吐率低成本的AES协处理器。在加解密过程中采用共享技术，S盒采用复合域算法，减少了面积的需求；在轮内设计四级流水结构，有效地缩短关键路径，从而提高了处理器的数据吞吐率；同时在密钥扩展模块内插入寄存器，保证了轮密钥与轮循环的同步。基于Virtex II Pro FPGA 芯片（90 nm工艺技术）实现该结构，消耗面积仅约2 118 slices；在最高工作频率189 MHz下，128位加密的数据吞吐率达到1.8 Gbps。与同类设计相比，该处理器吞吐率/资源消耗比值较高。
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| 关 键 词： | 高级加密标准 低成本 吞吐率 密钥扩展 |
High throughput and low lost AES coprocessor implementation |
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| YI Li hu,ZOU Xue cheng,LIU Zheng lin,DAN Yong ping.High throughput and low lost AES coprocessor implementation[J].Application Research of Computers,2009,26(6):2136-2137. |
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| Authors: | YI Li hu ZOU Xue cheng LIU Zheng lin DAN Yong ping |
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| Affiliation: | (Dept. of Electronic Science & Technology, Huazhong University of Science & Technology, Wuhan 430074, China) |
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| Abstract: | This paper presented a high throughput and low lost AES coprocessor.Reduced area by employing sharing between the encryption and decryption processes,employing composite field Sbox for the SubByte.Improved data throughput by four-stage pipeline in round inner.Inserted registers in key expansion module,assuring synchronization between round and round-key.With an implementation of the this architecture with Virtex II Pro FPGA(90 nm process technology),this area optimized consumes 2 118 slices.The speed of thi... |
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| Keywords: | AES(advanced encryption standard) low cost throughput key expansion |
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