| HDTV集成解码芯片的一种总线设计 |
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| 引用本文： | 李东晓,姚庆栋,刘鹏,周莉. HDTV集成解码芯片的一种总线设计[J]. 电路与系统学报, 2003, 8(3): 81-86 |
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| 作者姓名： | 李东晓 姚庆栋 刘鹏 周莉 |
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| 作者单位： | 浙江大学,信息与电子工程学系,浙江,杭州,310027 |
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| 基金项目： | 国家自然科学基金资助项目(69972043)，国家高技术研究发展863计划基金资助项目(863-SOC-Y-3-2) |
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| 摘 要： | 本文给出了HDTV集成解码芯片的一种总线设计方案。通过分割总线时间片静态调度DMA传输，并将部分HDTV解码同步控制嵌入到总线调度中，使总线数据传输与解码流程相配合，有效地分配和使用总线带宽，在确保满足系统实时处理性能的条件下，尽可能降低系统对总线带宽的需求，减少片内数据缓冲区容量以降低系统硬件开销。
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| 关 键 词： | HDTV集成解码芯片 总线仲裁 时间片 软硬件协同设计 软硬件协同仿真 |
| 文章编号： | 1007-0249(2003)03-0081-06 |
| 修稿时间： | 2002-05-30 |
Bus Design for HDTV SoC Decoder |
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| LI Dong-xiao,YAO Qing-dong,LIU Peng,ZHOU Li. Bus Design for HDTV SoC Decoder[J]. Journal of Circuits and Systems, 2003, 8(3): 81-86 |
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| Authors: | LI Dong-xiao YAO Qing-dong LIU Peng ZHOU Li |
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| Abstract: | Bus design methodology for the HDTV system-on-a-chip (SoC) decoder is presented. Time sliced arbitration scheme, incorporated with synchronization control of HDTV decoding, is employed in the bus design process. The bus data transmissions are scheduled elaborately to cooperate with the HDTV decoding process. The objective of proposed bus design approach is to utilize the bus bandwidth efficiently and reduce the amount of internal data buffers sufficiently. Following this approach, hardware cost can be reduced while the required real time performance is assured. |
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| Keywords: | HDTV SoC decoder bus arbitration time slice hardware/software co-design hardware/software co-simulation |
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