| 一种用于高速流水线ADC的数字延迟锁相环电路 |
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| 引用本文： | 周洁,陈珍海,于宗光.一种用于高速流水线ADC的数字延迟锁相环电路[J].微电子学,2012,42(6). |
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| 作者姓名： | 周洁 陈珍海 于宗光 |
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| 作者单位： | 1. 江南大学物联网工程学院,江苏无锡214122;中国电子科技集团公司第五十八研究所,江苏无锡214035
2. 中国电子科技集团公司第五十八研究所,江苏无锡,214035 |
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| 基金项目： | 江苏省333工程科研项目资助 |
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| 摘 要： | 给出了一种应用于高速流水线A/D转换器的数字延迟锁相环电路.该电路的锁定过程采用顺序查找算法,设计了锁定检测窗口,用来判断延迟后的输出时钟信号是否满足锁定条件,根据检测结果即时调整延时大小,能有效避免误锁现象,准确完成延迟锁相功能.该数字延迟锁相环采用SMIC 0.18 μm 1.8 VCMOS工艺实现,频率范围为40～250 MHz.在输入最大频率下,仿真的锁定时间约为690 ns,抖动约为1.5 ps.
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| 关 键 词： | 数字延迟锁相环 检测窗口 顺序查找算法 低抖动 |
A Digital Delay Locked Loop for High-Speed Pipelined A/D Converter |
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| ZHOU Jie
,
CHEN Zhenhai
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YU Zongguang.A Digital Delay Locked Loop for High-Speed Pipelined A/D Converter[J].Microelectronics,2012,42(6). |
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| Authors: | ZHOU Jie CHEN Zhenhai YU Zongguang |
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| Abstract: | |
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