| 基于Verilog HDL的可综合有限状态机设计 |
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| 引用本文： | 魏芳,刘志军,王立华.基于Verilog HDL的可综合有限状态机设计[J].电子工程师,2006,32(6):8-10,41. |
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| 作者姓名： | 魏芳 刘志军 王立华 |
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| 作者单位： | 山东大学信息科学与工程学院,山东省,济南市,250100 |
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| 摘 要： | Verilog HDL(硬件描述语言)不仅可以在门级和寄存器传输级进行硬件描述,也可以在算法级对硬件加以描述。有限状态机是数字系统中的重要组成部分。文中研究了用Verilog HDL设计有限状态机时可以采用的不同的编码方式和描述风格,并介绍了有限状态机综合的一般原则。最后以存储控制器状态机为例,分别用Synplify Pro和QuartusⅡ对设计进行了综合和仿真验证。
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| 关 键 词： | 有限状态机 Verilog HDL 状态编码 综合 |
| 收稿时间： | 2005-09-23 |
| 修稿时间： | 2005-12-12 |
Design of a Synthesizable Finite State Machine Based on Verilog HDL |
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| WEI Fang,LIU Zhijun,WANG Lihua.Design of a Synthesizable Finite State Machine Based on Verilog HDL[J].Electronic Engineer,2006,32(6):8-10,41. |
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| Authors: | WEI Fang LIU Zhijun WANG Lihua |
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| Abstract: | |
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| Keywords: | finite state machine verilog HDL state encoding style synthesis |
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