SiC MOSFET重复雪崩能力提升的芯片结构优化方法

SiC MOSFET的高速开关工况易诱发巨大的di/dt,从而在电路的感性负载上引发过电压，导致器件进入雪崩状态。在多次雪崩冲击后，器件易发生重复雪崩失效。针对SiC MOSFET芯片元胞结构中栅氧化层薄弱导致器件耐重复雪崩冲击能力较差的问题，进行芯片元胞结构优化研究，以增强芯片耐重复雪崩能力，提升器件可靠性。首先，研究SiC MOSFET器件重复雪崩失效机理，开展SiC MOSFET器件重复雪崩失效测试，基于失效测试结果建立SiC MOSFET重复雪崩失效可靠性评估模型；其次，针对SiC MOSFET芯片元胞结构提出了栅极底部蚀刻、P-well区扩展、JFET顶部削弱三种优化结构，并研究三种优化结构对SiC MOSFET芯片SiO₂/SiC界面处碰撞电离率和垂直电场强度的影响；最后，基于SiC MOSFET雪崩失效可靠性评估模型，对比分析了三种不同优化结构SiC MOSFET的可靠性。研究结果表明SiC MOSFET器件栅极蚀刻元胞结构具有更高的重复雪崩失效可靠性，相关研究成果为SiC MOSFET器件耐重复雪崩失效能力提升的芯片元胞设计奠定理论基础。