| 并行扰码模块的FPGA设计 |
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| 引用本文： | 柳利军,李德芳,李建新. 并行扰码模块的FPGA设计[J]. 现代电子技术, 2004, 27(2): 7-8 |
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| 作者姓名： | 柳利军 李德芳 李建新 |
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| 作者单位： | 武汉科技大学,湖北,武汉,430070 |
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| 摘 要： | 介绍了一种根据串行扰码算法推导出并行扰码算法的方法．并采用FPAG实现了8b并行扰码器。
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| 关 键 词： | 扰码 并行 FPGA 串行 |
| 文章编号： | 1004-373X(2004)02-007-02 |
| 修稿时间： | 2003-10-12 |
FPGA Design of Parallel Scramble Module |
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| LIU Lijun,LI Defang,LI Jianxin. FPGA Design of Parallel Scramble Module[J]. Modern Electronic Technique, 2004, 27(2): 7-8 |
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| Authors: | LIU Lijun LI Defang LI Jianxin |
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| Abstract: | The method of derivation from serial scramble alg or ithm to parallel scramble algorithm is introduced in this paper,and the 8 b par allel is implemented based on FPGA |
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| Keywords: | scramble parallel FPGA serial |
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