| AVS解码器中码流分割模块的硬件实现宰 |
| |
| 引用本文： | 李德斌,易清明,石敏. AVS解码器中码流分割模块的硬件实现宰[J]. 电视技术, 2009, 33(11) |
| |
| 作者姓名： | 李德斌 易清明 石敏 |
| |
| 作者单位： | 暨南大学,电子工程系,广东,广州,510632 |
| |
| 基金项目： | 广州市科技计划攻关项目《200723-D3101)，珠海市产学研项目 |
| |
| 摘 要： | 提出一种基于AVS标准码流分割模块的硬件设计方案.简要介绍了码流分割模块的功能,根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程.采用Verilog HDL语言进行设计和仿真,实现了码流的正确解析,并与解码器其他模块结合通过了FPGA验证.仿真结果表明,整个硬件系统结构能在80 MHz时钟频率下完成30f/s(帧/秒)码流的实时解码.
|
| 关 键 词： | 码流分割 解码器 |
Hardware Implementation of Code Stream Segmentation Module in AVS Decoder |
| |
| LI De-bin,YI Qing-ming,SHI Min. Hardware Implementation of Code Stream Segmentation Module in AVS Decoder[J]. Ideo Engineering, 2009, 33(11) |
| |
| Authors: | LI De-bin YI Qing-ming SHI Min |
| |
| Abstract: | |
| |
| Keywords: | AVS Verilog HDL |
| 本文献已被 万方数据 等数据库收录！ |
|
