| 10Gb/s NRZ码时钟信息提取电路 |
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| 引用本文： | 仇应华,王志功,朱恩,冯军,熊明珍,夏春晓.10Gb/s NRZ码时钟信息提取电路[J].固体电子学研究与进展,2005,25(3):320-324. |
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| 作者姓名： | 仇应华 王志功 朱恩 冯军 熊明珍 夏春晓 |
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| 作者单位： | 东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096 |
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| 基金项目： | 国家863计划项目(2001AA312060)资助 |
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| 摘 要： | 利用法国OMM IC公司的0.2μm G aA s PHEM T工艺,设计实现了10 G b/s NRZ码时钟信息提取电路。该电路采用改进型双平衡G ilbert单元的结构,引进了容性源极耦合差动电流放大器和调谐负载电路,大大提高了电路的性能。测试表明:在输入速率为9.953 28 G b/s长度为223-1伪随机序列的情况下,提取出的时钟的均方根抖动是1.18 ps,峰峰值抖动是8.44 ps。芯片面积为0.5 mm×1 mm,采用-5 V电源供电,功耗约为100 mW。
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| 关 键 词： | 非归零码 时钟信息提取 双平衡Gilbert单元 容性耦合差动电流放大器 砷化镓 |
| 文章编号： | 1000-3819(2005)03-320-05 |
| 修稿时间： | 2004年12月1日 |
10 Gb/s Clock Information Extracting Circuit of NRZ Signal |
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| QIU Yinghua,WANG Zhigong,ZHU En,FENG Jun,XIONG Mingzhen,XIA Chunxiao.10 Gb/s Clock Information Extracting Circuit of NRZ Signal[J].Research & Progress of Solid State Electronics,2005,25(3):320-324. |
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| Authors: | QIU Yinghua WANG Zhigong ZHU En FENG Jun XIONG Mingzhen XIA Chunxiao |
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| Abstract: | A 10 Gbit/s clock information extracting circuit of NRZ signal is designed and realized by using OMMIC's 0.2 μm GaAs PHEMT technology.Double balance Gilbert-cell incorporating a capacitively-source-coupled current amplifier and a single-tuned tank as load is utilized to improve the circuit performance.The measured rms jitter of extracted clock signal is 1.18 ps and the peakto-peck jitter is 8.44 ps with a pseudorandom bit sequences of 2~(23)-1 at the bit rate of 9.953 28 Gb/s.The chip area is 0.5 mm×1 mm and the DC power consumption is 100 mW under a-5 V supply. |
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| Keywords: | NRZ clock information extract double balance Gilbert capacitively-source-coupled current amplifier |
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