| 用于数据转换器的时钟合成器设计 |
| |
| 引用本文： | 杨跃进,李国林. 用于数据转换器的时钟合成器设计[J]. 微电子学, 2008, 38(5) |
| |
| 作者姓名： | 杨跃进 李国林 |
| |
| 作者单位： | 1. 清华大学,微电子学研究所,北京,100084
2. 清华大学,电子工程系,北京,100084 |
| |
| 摘 要： | 设计了一种用于数据转换器的低抖动锁相环时钟合成器.基于一阶锁相环结构,提出新的系统分析线性模型,改进了片上无源离散环路滤波器,大大缩短了设计周期.该21.88 MHz时钟合成器采用0.18 μm CMOS混合信号工艺,在1.8 V电源电压下,电荷泵和压控振荡器功耗为410 μA.时钟合成器在1 MHz频偏处相位噪声为-114 dBc/Hz.
|
| 关 键 词： | 时钟合成器 锁相环 环路滤波器 压控振荡器 |
Design of CMOS Clock Synthesizer for Data Converters |
| |
| YANG Yuejin,LI Guolin. Design of CMOS Clock Synthesizer for Data Converters[J]. Microelectronics, 2008, 38(5) |
| |
| Authors: | YANG Yuejin LI Guolin |
| |
| Abstract: | |
| |
| Keywords: | |
| 本文献已被 维普 万方数据 等数据库收录！ |
|
