| 基于Verilog HDL的FPGA数字系统设计优化 |
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| 引用本文： | 李桂林,苗长新. 基于Verilog HDL的FPGA数字系统设计优化[J]. 计算机与数字工程, 2010, 38(8): 208-210 |
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| 作者姓名： | 李桂林 苗长新 |
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| 作者单位： | 1. 徐州师范大学电气工程及自动化学院,徐州,221116
2. 中国矿业大学信息与电气工程学院,徐州,221008 |
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| 基金项目： | 徐州师范大学自然科学基金 |
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| 摘 要： | 文章介绍了基于FPGA的数字系统设计优化的两种重要技术：流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。
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| 关 键 词： | VerilogHDL FPGA系统 流水线技术 资源共享技术 |
Optimization of FPGA Digital System Design Based on Verilog HDL |
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| Li Guilin,Miao Changxin. Optimization of FPGA Digital System Design Based on Verilog HDL[J]. Computer and Digital Engineering, 2010, 38(8): 208-210 |
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| Authors: | Li Guilin Miao Changxin |
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| Affiliation: | Li Guilin Miao Changxin(Electronic Eng.and automation,Xuzhou Normal University1),Xuzhou 221116)(School of Information and Electrical Engineering,China University of Mining and Technology2),Xuzhou 221008) |
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| Abstract: | This paper produces two important design optimization technologies of the FPGA digital system： pipeline design and resource sharing design techniques,and through two specific examples,detailed describes how to use the Verilog HDL to write the optimization program,and through comparing the result of the timing analysis and the resource consumption analysis,points the difference of the speed and the resource utilization performance. |
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| Keywords: | Verilog HDL |
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