| 12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计 |
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| 引用本文： | 潘敏,冯军,杨婧,杨林成.12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计[J].电子学报,2014,42(8):1630. |
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| 作者姓名： | 潘敏 冯军 杨婧 杨林成 |
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| 作者单位： | 1. 东南大学射频与光电集成电路研究所,江苏南京210096;合肥工业大学计算机与信息学院,安徽合肥230001
2. 东南大学射频与光电集成电路研究所,江苏南京,210096 |
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| 基金项目： | 国家863高技术研究发展计划 |
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| 摘 要： | 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.
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| 关 键 词： | 串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO) |
| 收稿时间： | 2013-06-21 |
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