| 一种面向系统芯片的FPGA协同验证方法 |
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| 引用本文： | 杨焱,侯朝焕. 一种面向系统芯片的FPGA协同验证方法[J]. 微电子学, 2004, 34(4): 469-472 |
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| 作者姓名： | 杨焱 侯朝焕 |
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| 作者单位： | 中国科学院研究生院;中国科学院声学所,北京,100080 |
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| 基金项目： | 国家重点基础研究发展规划(973)资助项目(G1999032904) |
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| 摘 要： | 利用多片FPGA对SOC系统进行功能验证时，原始的系统分割策略常常导致欠优化的结果，有时甚至会付出重新设计的高昂代价。文章在静态时序分析的基础上，提出了一种利用关键路径时延信息提高FPGA分割效率的方法。分割结果表明，该方法能显著改善功能验证效率，明显提高逻辑控制块和I／O的利用率。文中同时讨论了该协同验证策略在处理信号完整性与RTL设计脱节时所具有的优势。
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| 关 键 词： | 系统芯片 FPGA 协同验证 路径时延 静态时序分析 |
| 文章编号： | 1004-3365(2004)04-0469-04 |
A Concurrent Strategy of FPGA''''s Verification for System-on-Chip |
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| YANG Yan,HOU Chao-huan. A Concurrent Strategy of FPGA''''s Verification for System-on-Chip[J]. Microelectronics, 2004, 34(4): 469-472 |
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| Authors: | YANG Yan HOU Chao-huan |
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| Abstract: | |
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| Keywords: | FPGA verification SOC design Partition Static timing analysis Path-delay |
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