| 13 bit 50 MS/s CMOS流水线ADC的设计 |
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| 引用本文： | 郭睿,李福乐,张春. 13 bit 50 MS/s CMOS流水线ADC的设计[J]. 半导体技术, 2009, 34(10). DOI: 10.3969/j.issn.1003-353x.2009.10.022 |
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| 作者姓名： | 郭睿 李福乐 张春 |
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| 作者单位： | 清华大学微电子所,北京,100084 |
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| 基金项目： | 国家自然科学基金资助项目 |
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| 摘 要： | 介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50 MS/s流水线ADC的设计.该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差.电路采用UMC 0.18μm混合工艺,1.8 V电源电压.通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准.仿真结果表明,在50 MHz采样率、5 MHz输入信号下,通过校准算法SFDR由44.1 dB提升至102.2 dB,SNDR由40.9 dB提升至79.9 dB,ENOB由6.5 bit提升至12.98 bit.
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| 关 键 词： | 流水线模数转换器 数字后台校准 运放有限直流增益 电容失配 |
Design of a 13 bit 50 MS/s CMOS Pipelined ADC |
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| Guo Rui,Li Fule,Zhang Chun. Design of a 13 bit 50 MS/s CMOS Pipelined ADC[J]. Semiconductor Technology, 2009, 34(10). DOI: 10.3969/j.issn.1003-353x.2009.10.022 |
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| Authors: | Guo Rui Li Fule Zhang Chun |
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| Abstract: | |
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