| 用Verilog HDL设计数字电路过程中的两个问题 |
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| 引用本文： | 张钟文,孙承松.用Verilog HDL设计数字电路过程中的两个问题[J].沈阳工业大学学报,2005,27(5):562-566. |
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| 作者姓名： | 张钟文 孙承松 |
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| 作者单位： | 沈阳工业大学,信息科学与工程学院,沈阳,110023 |
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| 摘 要： | Verilog HDL广泛应用于数字电路设计，但在实际电路设计过程中也存在一些问题.主要对语句执行顺序和建模问题进行分析讨论，在建模问题中较详细地讨论了十六位乘法器建模、行为描述建模、状态建模和30 s建模.在此基础上，指出了解决这两个重要问题的关键是明白设计要求，看清电路自身特点，抓住问题的关键点.此研究为今后用Verilog HDL设计数据电路的工作提供了一定借鉴.
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| 关 键 词： | 硬件描述语言 数字电路 建模 语句执行顺序 设计 |
| 文章编号： | 1000-1646(2005)05-0562-05 |
| 修稿时间： | 2004年9月23日 |
Analysis of several problems in digital circuit design by verilog HDL |
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| ZHANG Zhong-wen,SUN Cheng-song.Analysis of several problems in digital circuit design by verilog HDL[J].Journal of Shenyang University of Technology,2005,27(5):562-566. |
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| Authors: | ZHANG Zhong-wen SUN Cheng-song |
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| Abstract: | |
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| Keywords: | |
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