| 基于排序网络的奇数大数逻辑门电路设计 |
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| 引用本文： | 王艳. 基于排序网络的奇数大数逻辑门电路设计[J]. 电测与仪表, 2022, 59(11): 189-193 |
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| 作者姓名： | 王艳 |
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| 作者单位： | 中北大学电子测试技术国防重点实验室,太原030051;仪器科学与动态测试教育部重点实验室,太原030051 |
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| 基金项目： | 国家自然科学基金资助项目(61604133)。 |
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| 摘 要： | 针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)(θ-1)输入的排序网络、2^(-1)(θ-1)个2输入与门、1个2^(-1)(θ+1)输入或门。在FPGA上对比使用传统MLG电路和文中构造的MLG电路实现DS码译码器的硬件开销。结果表明,相比于使用传统MLG电路,DS码译码器在使用文中构造的MLG电路时,有效降低了Slices、逻辑延时、6-LUT、Flip-Flops。
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| 关 键 词： | SRAM存储器 大数逻辑门 排序网络 FPGA 硬件开销 |
| 收稿时间： | 2019-12-12 |
| 修稿时间： | 2019-12-12 |
Design of Odd-input Majority Logic Gate Circuitry Based on Sorting Network |
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| wangyan. Design of Odd-input Majority Logic Gate Circuitry Based on Sorting Network[J]. Electrical Measurement & Instrumentation, 2022, 59(11): 189-193 |
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| Authors: | wangyan |
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| Affiliation: | North University of China |
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| Abstract: | |
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| Keywords: | SRAM memory, majority logic gate (MLG), sorting network, FPGA, hardware overhead |
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