| 万兆以太网物理层解码电路设计 |
| |
| 引用本文： | 费瑞霞,朱恩,赵文虎,王志功. 万兆以太网物理层解码电路设计[J]. 南京师范大学学报, 2003, 3(4): 75-78 |
| |
| 作者姓名： | 费瑞霞 朱恩 赵文虎 王志功 |
| |
| 作者单位： | 费瑞霞（东南大学射频与光电集成电路研究所,210096,南京） 朱恩（东南大学射频与光电集成电路研究所,210096,南京） 赵文虎（东南大学射频与光电集成电路研究所,210096,南京） 王志功（东南大学射频与光电集成电路研究所,210096,南京） |
| |
| 基金项目： | 国家"八六三"计划项目(2001AA121074)资助. |
| |
| 摘 要： | 采用0．18um CMOS工艺设计了万兆以太网10G BASE-R标准的物理层电路芯片,该芯片接收16路644．53Mb／s的并行数据,输出72路156．25Mb／s的并行数据．电路采用并行处理方式．
|
| 关 键 词： | 64B／66B码 解码 并行处理方法 解扰器 同步 |
| 文章编号： | 1672-1292-(2003)04-0075-04 |
| 修稿时间： | 2003-09-23 |
The Design of Physical Coding Sublayer Circuit for Ten-Gigabit Ethernet |
| |
| Fei Ruixia,Zhu En,Zhao Wenhu,Wang Zhigong. The Design of Physical Coding Sublayer Circuit for Ten-Gigabit Ethernet[J]. Journal of Nanjing Nor Univ: Eng and Technol, 2003, 3(4): 75-78 |
| |
| Authors: | Fei Ruixia Zhu En Zhao Wenhu Wang Zhigong |
| |
| Abstract: | |
| |
| Keywords: | synchronize 64B/66B decode parallel descrambler |
| 本文献已被 CNKI 维普 等数据库收录！ |
|
