| 三数据通道浮点加法器的FPGA实现 |
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| 引用本文： | 吉训生.三数据通道浮点加法器的FPGA实现[J].电子工程师,2004,30(8):43-45. |
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| 作者姓名： | 吉训生 |
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| 作者单位： | 江南大学信控学院,江苏省无锡市,214063 |
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| 摘 要： | 浮点加减运算是现代数字信号处理中非常频繁的操作,浮点运算的快慢直接影响数字信号处理的速度.常用的硬件实现算法有双通道算法和三通道算法.文中介绍了浮点加法器电路设计的常用算法,重点介绍了一种低功耗的三数据通道结构,最后以MAXPLUSⅡ为工具,给出了该结构的现场可编程门阵列(FPGA)实现.仿真结果显示,该方法可以提高数据采集及运算速度,为实时数据处理提供了一种方法.
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| 关 键 词： | 浮点加法器 现场可编程门阵列(FPGA) 三数据通道 |
| 修稿时间： | 2004年5月10日 |
The FPGA Implementation of the Triple Data-path Floating-point Adder |
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| Ji Xunsheng.The FPGA Implementation of the Triple Data-path Floating-point Adder[J].Electronic Engineer,2004,30(8):43-45. |
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| Authors: | Ji Xunsheng |
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| Abstract: | |
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| Keywords: | floating point adder FPGA triple data path |
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