超高速FFT处理器的设计与实现

为了满足精密检测系统的需要,设计高速FFT是系统的核心问题,而并行流水线技术是实现大规模高速FFT运算的基本技术。该FFT处理器主要基于现场可编程门阵列芯片（FPGA）, 采用并行处理和SDF(Single—path Delay Feedback)流水线技术,内存资源较并行结构有所减少,运算速度较单独的SDF流水线结构有所提高。建立了处理器的算法和设计模型,并根据模型对处理器组成模块进行了优化设计,在保证处理器速度的同时,大大减小了资源消耗,其工作频率可以达到150MHz,数据率超过600Msps,其FPGA仿真结果和实验室平台测试验证了设计的可行性。