| 一种深度流水线的浮点加法器 |
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| 引用本文： | 邵杰,伍万棱,余汉城. 一种深度流水线的浮点加法器[J]. 电子器件, 2007, 30(3): 911-914 |
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| 作者姓名： | 邵杰 伍万棱 余汉城 |
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| 作者单位： | 南京航空航天大学信息科学与技术学院,南京,210016;南京航空航天大学信息科学与技术学院,南京,210016;南京航空航天大学信息科学与技术学院,南京,210016 |
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| 摘 要： | 随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和尾数操作、加法和减法操作均分离的多路径浮点加法器结构,对于单精度(32位)的操作数,采用Altera公司的StratixⅡ系列芯片,8级流水线可以达到356 MHz以上的速度.
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| 关 键 词： | 浮点加法器 FPGA 流水线 吞吐量 |
| 文章编号： | 1005-9490（2007）03-0911-04 |
| 修稿时间： | 2006-07-04 |
Deeply Pipelining Floating-Point Adder |
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| SHAO Jie,WU Wan-leng,YU Han-cheng. Deeply Pipelining Floating-Point Adder[J]. Journal of Electron Devices, 2007, 30(3): 911-914 |
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| Authors: | SHAO Jie WU Wan-leng YU Han-cheng |
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| Abstract: | |
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| Keywords: | floating-point adder FPGA pipelining throughput |
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