|
|||||
|
|
| 基于CPLD的通用PCI扩展总线桥设计 | |
| 引用本文： | 汪安东. 基于CPLD的通用PCI扩展总线桥设计[J]. 世界电子元器件, 2004, 0(5): 71-73 |
| 作者姓名： | 汪安东 |
| 作者单位： | 西安电子科技大学电子工程学院 |
| 摘 要： | 本文阐述了使用CPLD实现通用PCI扩展总线桥的设计方法，并且介绍了用verilog HDL语言进行PCI总线目标模块设计的方案，重点叙述了PCI扩展总线桥逻辑设计和verilog HDL实现模块的设计，最后给出了PCI扩展总线桥的仿真时序图。 |
| 关 键 词： | PCI总线 CPLD verilog HDL 时序状态机 |
A Design on the General Expansion Bridge of PCI Bus Based on CPLD |
|
| Abstract: | |
| Keywords: | |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ | |