| 基于VHDL语言的定时时基校正电路设计 |
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| 引用本文： | 王林,陈翠琴.基于VHDL语言的定时时基校正电路设计[J].现代电子技术,2004,27(6):21-22. |
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| 作者姓名： | 王林 陈翠琴 |
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| 作者单位： | 西安理工大学,自动化学院,陕西,西安,710048 |
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| 摘 要： | 介绍了一种用于校正定时电路时基信号的方法，基于VHDL硬件描述语言来设计与实现，并给出了主要VHDL原代码和仿真波形图。
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| 关 键 词： | 定时 时钟校正 VHDL 加法器 |
| 文章编号： | 1004-373X(2004)06-021-02 |
| 修稿时间： | 2003年12月5日 |
Design of Timing and Correction Time-basecircuits Based on VHDL Language |
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| WANG Lin,CHEN Cuiqin.Design of Timing and Correction Time-basecircuits Based on VHDL Language[J].Modern Electronic Technique,2004,27(6):21-22. |
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| Authors: | WANG Lin CHEN Cuiqin |
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| Abstract: | In this paper, the method of checking clock sign in timing circuit is introduced- This method was designed by VHDL hard describe language. The simulation waveform and VHDL original codes are given. |
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| Keywords: | timing clock checkout VHDL adder |
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