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| 基于FPGA的高速双精度浮点乘法器设计 | |
| 引用本文： | 肖鹏,江先阳,王高峰,汪波,刘世培.基于FPGA的高速双精度浮点乘法器设计[J].微电子学与计算机,2012,29(12). |
| 作者姓名： | 肖鹏 江先阳 王高峰 汪波 刘世培 |
| 作者单位： | 1. 武汉大学物理科学与技术学院,湖北武汉,430072 2. 武汉大学微电子与信息技术研究院,湖北武汉430072 武汉大学物理科学与技术学院,湖北武汉430072 3. 武汉大学微电子与信息技术研究院,湖北武汉,430072 |
| 基金项目： | 国家自然科学基金，武汉市科技攻关计划项目 |
| 摘 要： | 设计了一种基于FPGA的高速双精度浮点乘法器．采用了基4Booth算法产生部分积，然后用优化的Wal—lace树阵列结构完成对部分积的累加得到伪和和伪进位，进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果．采用了优化的5级流水线结构的设计在CycloneIIEP2C35F672C6器件上经过综合后运行频率可达123．32MHz．在同等优化下，相比于AlteraIP核在调用DSP乘法资源情况下运行速度提高大约11％，相比于不调用DSP乘法资源情况下运行速度提高大约67％． |
| 关 键 词： | 基4Booth编码 双精度浮点数 浮点乘法器 并行结构 流水线结构 Wallace树 |
A High Speed Double Precision Floating Point Multiplier Design Based on FPGA |
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| Abstract: | |
| Keywords: | radix-4 Booth coder double precision floating point number floating point multiplier parallel architecture pipeline architecture Wallace tree |
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