| 一个低码率级连码系统的设计与FPGA实现 |
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| 引用本文： | 王维涛,林岗,周汀. 一个低码率级连码系统的设计与FPGA实现[J]. 微电子学, 2001, 31(3): 220-224 |
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| 作者姓名： | 王维涛 林岗 周汀 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室!上海200433 |
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| 摘 要： | 级连码是一种有效而复杂的信道编码方法。设计了一种可以在两种不同码率工作的低码率级连码编解码电路，根据系统指标要求对其中的核心计算单元Viterbi解码器，RS解码器进行了结构和电路优化设计。同时，提出了一种交织器－缓冲器管理方法，以减少数据传输时的复杂性与存储单元的数量。
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| 关 键 词： | 级连码 卷积码 Viterbi解码 FPGA 信道编码 |
| 文章编号： | 1004-3365(2001)03-0220-05 |
| 修稿时间： | 2000-09-04 |
Design of a Concatenated Code System and Its FPGA Implementation |
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| WANG Wei tao,LIN Gang,ZHOU Ting [WTBX]. Design of a Concatenated Code System and Its FPGA Implementation[J]. Microelectronics, 2001, 31(3): 220-224 |
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| Authors: | WANG Wei tao LIN Gang ZHOU Ting [WTBX] |
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| Abstract: | |
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| Keywords: | Concatenated code Reed Solomon Code Convolutional Code Viterbi decoding |
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