| 高速PRNS数母全加器的设计及测试原则 |
| |
| 引用本文： | 祝明 施巍松. 高速PRNS数母全加器的设计及测试原则[J]. 计算机研究与发展, 1998, 35(3): 286-286 |
| |
| 作者姓名： | 祝明 施巍松 |
| |
| 作者单位： | 中国科学院计算技术研究所高性能计算机研究中心，哈尔滨理工大学计算中心 |
| |
| 基金项目： | 国家科委基础研究和攀登项目 |
| |
| 摘 要： | ＰＲＮＳ数母全加器的研制成功成功地采用了最大时间差流水线的设计原则并利用Ｆ１００Ｋ高速组件（ＥＣＬ）实现之，经功能测试后（采用自外向内的静态，动态两方面的测试方法）其工作周期为７ｎｓ。
|
| 关 键 词： | PRNS 数母全加器 加法器 设计 测试 |
DESIGN AND TEST OF A HIGH SPEED PRNS DIGITAL FULL ADDER |
| |
| Zhu Ming,Teng Hong ,Shi Weisong,and Tang Zhimin. DESIGN AND TEST OF A HIGH SPEED PRNS DIGITAL FULL ADDER[J]. Journal of Computer Research and Development, 1998, 35(3): 286-286 |
| |
| Authors: | Zhu Ming Teng Hong Shi Weisong and Tang Zhimin |
| |
| Affiliation: | Zhu Ming,Teng Hong *,Shi Weisong,and Tang Zhimin |
| |
| Abstract: | Based on the research of references and , a new 336 ary PRNS digital adder is designed successfully by using the waver pipelining principle, and is implemented very well with relational F100K chips. Finally, the results of functional testing show that its clock is up to 7ns. |
| |
| Keywords: | PRNS PRNS digital full adder F100K chip |
| 本文献已被 CNKI 维普 等数据库收录！ |
