| 一种基于FPGA实现的FFT结构 |
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| 引用本文： | 潘明海,刘英哲,于维双.一种基于FPGA实现的FFT结构[J].微计算机信息,2005(16). |
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| 作者姓名： | 潘明海 刘英哲 于维双 |
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| 作者单位： | 河北秦皇岛燕山大学信息工程学院 066004教授
(潘明海)，河北秦皇岛燕山大学信息工程学院 066004
(刘英哲)，河北秦皇岛燕山大学信息工程学院 066004(于维双) |
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| 基金项目： | 航空基金项目，项目号:00I12002 |
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| 摘 要： | 本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。
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| 关 键 词： | 快速傅立叶变换 数字信号处理 专用集成电路 现场可编程门阵列 |
An FFT Architecture for FPGA Implementation |
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| Pan,Minghai Liu,Yingzhe Yu,Weishuang.An FFT Architecture for FPGA Implementation[J].Control & Automation,2005(16). |
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| Authors: | Pan Minghai Liu Yingzhe Yu Weishuang |
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| Affiliation: | (School of Information Engineering,YanShan Uni- versity,Qinhuangdao,Hebei 066004,China) Pan,Minghai Liu,Yingzhe Yu,Weishuang |
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| Abstract: | An FFT Architecture implemented in FPGA is de- scribed in this paper. This FFT Architecture is based on a but- terfly process which employs pipeline architecture and fast par- allel multiplier.This multiplier used modified Booth Algorithm, Wallace tree and 4- 2 compressor. A control unite is designed for eight points FFT. The FFT structure is written in VHDL and is synthesized in FPGA. The synthesis results show this FFT structure can run at 52MHZ clock rate in XC4025E - 2. This FFT structure is easy to expand more points FFT structure. |
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| Keywords: | FFT DSP ASIC FPGA |
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