| 时序电路的状态验证研究与设计 |
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| 引用本文： | 何新华,吕昌龄,宫云战.时序电路的状态验证研究与设计[J].电子与信息学报,1997,19(4):532-537. |
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| 作者姓名： | 何新华 吕昌龄 宫云战 |
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| 作者单位： | 装甲兵工程学院计算机室，装甲兵工程学院计算机室，装甲兵工程学院计算机室 北京 100072，北京 100072，北京 100072 |
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| 摘 要： | 采用二元判定图(BDD)作为工具来描述时序电路是非常有意义和有效的.本文通过对BDD的简化达到对状态变换图(STG)输入、路径和状态的压缩,从而提高状态遍历的效率,另外根据电路的特点,提出状态冲突和不相交分解的启发技术以有效地完成验证.
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| 关 键 词： | 二元判定图 节点 压缩 状态变换图 |
| 收稿时间： | 1995-3-6 |
| 修稿时间： | 1995-10-31 |
VERIFICATION DESIGNING FOR SYNCHRONOUS CIRCUITS |
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| He Xinhua,Lu Changling,Gong Yunzhan.VERIFICATION DESIGNING FOR SYNCHRONOUS CIRCUITS[J].Journal of Electronics & Information Technology,1997,19(4):532-537. |
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| Authors: | He Xinhua Lu Changling Gong Yunzhan |
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| Affiliation: | Armored Force Engineering Institute Beijing 100072 |
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| Abstract: | It is very effective that use BDD to describe the synchronous circuits. This paper has proposed the reducing way for BDD in order to collapse the number of inputs, routes and states. Based on the features of circuit, several heuristic methods that speed up verification are presented. |
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| Keywords: | Binary Decision Diagram(BDD) Node Collapsing Stata Transition Graph(STG) |
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