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大约束度Viterbi译码器在FPGA中的实现
作者姓名:李鹏辉
作者单位:宁波安泰集成电路设计有限公司
摘    要:本文介绍了针对约束长度为9,码率为1/2卷积码的Viterbi译码器在FPGA中的一种实现方案,其中采用了串并结合的方法兼顾面积和速度,并用流水线结构来提高译码速度.测试结果表明,本设计消耗硬件资源极少,译码速度满足IS-95 CDMA、3GPP等无线通信的要求.

关 键 词:Viterbi译码器 FPGA 卷积码 流水线结构
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