TETRA数字集群通信系统中Viterbi译码的FPGA设计与实现

根据，IETRA系统的高速和稳定性要求，给出了采用FPGA技术对（2，1，7）删余卷积码Viterbi译码器进行设计的方法，并在考虑到芯片的速度、面积和功耗，同时对Viterbi译码的若干算法进行研究的基础上，给出了选择3bit量化、软判决译码和大回溯深度等方案来保证性能和提高速度．以及采用分支度量存储溢出控制及对译码器其他部分的优化设计来在保证时序稳定、有效减少硬件消耗的具体方法。