高速PCM信号解码电路设计

为了准确接收解码某系统的高速PCM数据,设计以PLL方式的时钟、数据恢复电路(CDR),实现硬件时钟同步、码同步,并进行串并转换完成对高速PCM码的解调。该电路对高速NRZI串行信号完成均衡后,转换为高速ECL电平逻辑,利用延时异或运算提取时钟信息,由PLL完成时钟提取与数据对齐。电路测试表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号,电路设计已用于某设备,具有工作稳定,抗干扰能力强的特点。