| CMOS单元版图生成中的晶体管布局算法 |
| |
| 引用本文： | 马琪,王旭.CMOS单元版图生成中的晶体管布局算法[J].电路与系统学报,2004,9(4):121-124. |
| |
| 作者姓名： | 马琪 王旭 |
| |
| 作者单位： | 杭州电子科技大学 CAD研究所,浙江,杭州,310037 |
| |
| 摘 要： | 本文提出了一个基于模拟退火技术的CMOS标准(库)单元版图生成中的单元内晶体管布局算法，在满足高度约束的前提下同时优化单元版图的面积和时延，可处理不局限于静态串并联结构的电路，考虑大尺寸管子折叠等因素，最终生成二维样式标准单元版图。
|
| 关 键 词： | 单元版图生成 晶体管布局 模拟退火 |
| 文章编号： | 1007-0249(2004)04-0121-04 |
| 修稿时间： | 2003年3月6日 |
An Algorithm for Transistor Cell Layout Synthesis |
| |
| MA Qi,WANG Xu.An Algorithm for Transistor Cell Layout Synthesis[J].Journal of Circuits and Systems,2004,9(4):121-124. |
| |
| Authors: | MA Qi WANG Xu |
| |
| Abstract: | The algorithm for transistor cell layout synthesis consists of 3 steps: transistor pairing, transistor folding and pair layout. It can be used to deal with non-static-serial-parallel circuits while taking the folding of big-sized transistors into account. In the end, a standard layout of two-dimensional pattern is generated. As the key step, pair layout algorithm is based on the simulated annealing (SA). |
| |
| Keywords: | cell synthesis transistor layout simulated annealing |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
