| 门级工艺映射中显式冗余的优化 |
| |
| 引用本文： | 王作建,刘明业.门级工艺映射中显式冗余的优化[J].计算机辅助设计与图形学学报,2001,13(1):19-23. |
| |
| 作者姓名： | 王作建 刘明业 |
| |
| 作者单位： | 北京理工大学ASIC研究所 |
| |
| 基金项目： | 国家“九五”重点科技攻关项目!(96 7380 10 2 0 5 )，国防微电子重点预研项目!(8.1.1.13)，国家自然科学基金!(6 9476 0 18)资助 |
| |
| 摘 要： | 高级综合结果中常量元件和输出悬空端口导致门级工艺映射结果中存在显式冗余，显式冗余无助于提高电路性能，反而增加功耗，降低电路的可测试性，使电路面积增大，应予消除，文中提出了显式冗余的队列循环优化算法，完全消除了此类冗余，从而有效地减少了生成电路的基片面积，提高了电路的可测试性。
|
| 关 键 词： | 工艺映射 高级综合 显式冗余 门级电路 逻辑电路 EDA 优化 |
| 修稿时间： | 1999年10月11 |
Optimization of Explicit Redundancy in Gate-Level Technology Mapping |
| |
| WANG Zuo-Jian,LIU Ming-Ye.Optimization of Explicit Redundancy in Gate-Level Technology Mapping[J].Journal of Computer-Aided Design & Computer Graphics,2001,13(1):19-23. |
| |
| Authors: | WANG Zuo-Jian LIU Ming-Ye |
| |
| Abstract: | Constant components and output opened ports in the result of high level synthesis lead to explicit redundancy in gate level technology mapping.Explicit redundancy can not improve the performance,but increases power consumption,enlarges circuit area and decreases its testability,so it should be removed.This paper proposes a queue loop optimization algorithm to remove explicit redundancy completely which decreases the circuit area and improves the testability. |
| |
| Keywords: | technology mapping high level synthesis explicit redundancy area optimizati |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
