| 基于数字化技术的高速串行接收器设计 |
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| 引用本文： | 李浩亮,贾恒,李常青,张防震.基于数字化技术的高速串行接收器设计[J].郑州大学学报(工学版),2009,30(4). |
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| 作者姓名： | 李浩亮 贾恒 李常青 张防震 |
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| 作者单位： | 郑州大学信息工程学院,河南郑州,450001 |
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| 摘 要： | 基于数字化模拟电路设计技术和自适应动态反馈方法设计了一个高速串行接收器,包含采样放大器、时钟发生电路、匹配电阻电路.后两者的精度直接决定了接收器性能.采用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器进行模拟.结果表明,时钟发生电路输出的五相时钟间隔0.416 ns,抖动35 ps,锁定时间1.8 μs;匹配电阻阻值波动在44.3～45.6 Ω,稳定时间6μs,平均误差±1.45%,最大误差1.56%.联调后整个接收器电路具有接收480 Mbps高速串行数据的能力.
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| 关 键 词： | 高速串行接口 接收器 高精度片上匹配电阻 时钟发生电路 |
Digital-based High Speed Serial Link Receiver |
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| LI Hao-liang
,
JIA Heng
,
LI Chang-qing
,
ZHANG Fang-zhen.Digital-based High Speed Serial Link Receiver[J].Journal of Zhengzhou University: Eng Sci,2009,30(4). |
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| Authors: | LI Hao-liang JIA Heng LI Chang-qing ZHANG Fang-zhen |
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| Abstract: | |
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| Keywords: | high-speed serial link receiver high-precision on-chip termination resistor high-precision onchip clock generator |
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