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| 一种低功耗SoC芯片的综合BIST方案 | |
| 引用本文： | 方祥圣,梁华国,曹先霞. 一种低功耗SoC芯片的综合BIST方案[J]. 计算机工程, 2006, 32(15): 245-246 |
| 作者姓名： | 方祥圣 梁华国 曹先霞 |
| 作者单位： | 1. 安徽经济管理学院计算机系,合肥,230051;合肥工业大学计算机与信息学院,合肥,230009 2. 合肥工业大学计算机与信息学院,合肥,230009 3. 安徽省公路局培训中心,合肥,230051 |
| 基金项目： | 国家高技术研究发展计划(863计划);教育部留学基金;安徽省自然科学基金 |
| 摘 要： | 提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用，使得测试时测试向量的输入跳变显著降低，从而大幅度降低芯片的测试功耗。测试实验表明，该方案既能减少测试应用时间，又能够有效地降低芯片测试功耗，平均输入跳变仅为类似方案的2.7%。 |
| 关 键 词： | SoC芯片 内建自测试 低功耗 |
| 文章编号： | 1000-3428（2006）15-0245-02 |
| 收稿时间： | 2006-03-09 |
| 修稿时间： | 2006-03-09 |
Low-power Synthesis Scheme for SoC BIST |
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| FANG Xiangsheng,LIANG Huaguo,CAO Xianxia. Low-power Synthesis Scheme for SoC BIST[J]. Computer Engineering, 2006, 32(15): 245-246 | |
| Authors: | FANG Xiangsheng LIANG Huaguo CAO Xianxia |
| Affiliation: | 1. Department of Computer, Anhui Economy Management Institute, Hefei 230051 ; 2. Institute of Computer and Information, Hefei University of Technology, Hefei 230009; 3. Training Center of Anhui Highroad Bureau, Hefei 230051 |
| Abstract: | This paper presentes a low-power synthesis BIST scheme. The scheme adopts some synthesis measures that deletes the void or redundancy testing patterns and increases the relativity of the test vectors and parallel loaded test vectors, so that the power consumption inside the circuit under testing is reduced enormously. This scheme not only decreases testing-time, but also reduces testing-power effectively. The average input switching activity is only 2.7% of the similar type scheme. |
| Keywords: | SoC chip BIST Low-power |
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