一种用于PCIE2.0的0.13 CMOS 5 Gb/s收发器

设计并在SMIC 0.13μm CMOS工艺下实现了一种用于PCI-E 2.0接口的电流模式逻辑(CML)高速串行收发器电路。该设计的发送器采用含有源电感的两级预加重电路,减小了码间干扰并扩展了带宽；接收器采用了时域自适应均衡器,并在利用感应峰化技术拓展带宽的同时引入了有源电感从而显著减小了芯片面积和功耗。收发器工作电压1.2v,数据传输率 5Gbps,面积0.016mm2,版图后模拟得到的电路总功耗为150mw。测试结果表明在5Gb/s的传输速率下电路工作正常,输出信号摆幅达到350mV,信号抖动为14ps,接收器眼图张开幅度为135mV,张开宽度为0.56UI,可以很好的满足PCIE2.0规范对收发器性能的要求。