|
|||||
|
|
| 一种异步FIFO的VHDL实现 | |
| 作者姓名： | 王学科 李兴明 |
| 作者单位： | 电子科技大学,四川,成都,611731 |
| 摘 要： | 本文描述了一个异步FIFO的完整VHDL设计过程,并附了主要的程序代码和仿真结果.就异步FIFO设计中的如何同步异步信号、避免产生亚稳态和空满标志如何产生问题结合设计实例进行了详细的描述. |
| 关 键 词： | 亚稳态 异步 格雷码 |
| 本文献已被 万方数据 等数据库收录！ | |
|
||||||||||||||||||
|
||||||||||||||||||
|
||||||||||||||||||
|
|
|
|
| 设为首页 | 免责声明 | 关于勤云 | 加入收藏 |
|
Copyright©北京勤云科技发展有限公司 京ICP备09084417号 |