| 锁相环小数N分频频率综合器中的Sigma-delta调制器设计 |
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| 引用本文： | 吴小林,朱学勇,文光俊.锁相环小数N分频频率综合器中的Sigma-delta调制器设计[J].电视技术,2011,35(17):55-58. |
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| 作者姓名： | 吴小林 朱学勇 文光俊 |
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| 作者单位： | 电子科技大学通信与信息工程学院射频集成电路与系统研究中心,四川成都,611731 |
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| 摘 要： | 介绍了一种应用于小数N分频频率综合器的工作于20 MHz的Sigma-delta调制器的设计,采用3个一阶电路级联的MASH1-1-1结构的噪声整形电路。电路设计利用Verilog硬件描述语言进行描述,在modelSim SE 6.2b中通过了功能仿真,并在XUP Virtex-II Pro FPGA开发板上进行了验证,最终采用TSMC 0.13μm CMOS工艺,完成了电路版图并通过了DRC和LVS验证。芯片面积为180μm×160μm,平均功耗为1.059 6~1.070 4 mW。
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| 关 键 词： | Sigma-delta调制器 噪声整形电路 锁相环小数N分频频率综合器 |
Design of Sigma-delta Modulator in Fractional-N PLL Frequency Synthesizer |
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| WU Xiaolin,ZHU Xueyong,WEN Guangjun.Design of Sigma-delta Modulator in Fractional-N PLL Frequency Synthesizer[J].Tv Engineering,2011,35(17):55-58. |
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| Authors: | WU Xiaolin ZHU Xueyong WEN Guangjun |
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| Affiliation: | WU Xiaolin,ZHU Xueyong,WEN Guangjun(Centre for RFIC and System Technology,School of Communication and Information Engineering,University of Electronic Science and Technology,Chengdu 611731,China) |
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| Abstract: | |
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| Keywords: | Sigma-delta modulator noise shaping circuit fractional-N PLL frequency synthesizer |
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