| 改进结构的64位CMOS并行加法器设计与实现 |
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| 引用本文： | 孙旭光,毛志刚,来逢昌. 改进结构的64位CMOS并行加法器设计与实现[J]. 半导体学报, 2003, 24(2): 203-208 |
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| 作者姓名： | 孙旭光 毛志刚 来逢昌 |
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| 作者单位： | 哈尔滨工业大学微电子中心 哈尔滨150001(孙旭光，毛志刚)，哈尔滨工业大学微电子中心 哈尔滨150001(来逢昌) |
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| 摘 要： | 介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术 ,可以取得良好的电路性能 .该加法器采用 U MC 2 .5 V 0 .2 5μm 1层多晶 5层金属的 CMOS工艺实现 .完成一次加法运算的时间是 70 0 ps,比传统结构的加法器快 2 0 % ;面积和功耗分别是0 .16 m m2和 2 0 0 m W@5 0 0 MHz,与传统结构加法器相当 .
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| 关 键 词： | 二进制并行加法器 时钟延迟多米诺逻辑 动态复合门 |
| 文章编号： | 0253-4177(2003)02-0203-06 |
| 修稿时间： | 2002-04-24 |
Design and Implementation of a 64bit CMOS Parallel Adder with Modified Architecture |
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| Sun Xuguang,Mao Zhigang and Lai Fengchang. Design and Implementation of a 64bit CMOS Parallel Adder with Modified Architecture[J]. Chinese Journal of Semiconductors, 2003, 24(2): 203-208 |
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| Authors: | Sun Xuguang Mao Zhigang Lai Fengchang |
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| Abstract: | |
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| Keywords: | binary parallel adder clock delayed domino logic dynamic compound gate |
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