| 一种参数可变实时RS编码器的设计 |
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| 引用本文： | 陈磊,段淋,王峰,陈颖琪. 一种参数可变实时RS编码器的设计[J]. 通信技术, 2007, 40(11): 1-3 |
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| 作者姓名： | 陈磊 段淋 王峰 陈颖琪 |
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| 作者单位： | 上海交通大学,上海,200240 |
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| 摘 要： | 文中提出一种可变参数，纠错能力可调的连续输入的RS编码器。该编码器在做到对通信系统中不同数据传输率的实时编码的同时，还具有较高的硬件利用率和提高系统集成度减小功耗．在所提出的结构基础上，完成了硬件模块设计，并进行了仿真和FPGA实现．用VerilogHDL对系统进行了硬件描述，在Xilinx平台上Virtex2系列XCV1000芯片上，在ISE8．1环境下实现了可变码率的RS实时编码功能．
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| 关 键 词： | RS编码器 可变码率 现场可编程门阵列 Verilog HDL |
| 文章编号： | 1002-0802（2007）11-0001-03 |
| 收稿时间： | 2007-05-21 |
| 修稿时间： | 2007-05-21 |
A FPGA Design for Variable Parameter Real-time RS Encoder |
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| CHEN Lei,DUAN Lin,WANG Feng,CHEN Yin-qi. A FPGA Design for Variable Parameter Real-time RS Encoder[J]. Communications Technology, 2007, 40(11): 1-3 |
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| Authors: | CHEN Lei DUAN Lin WANG Feng CHEN Yin-qi |
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| Abstract: | A RS encoder with a varied parameter of code and rectified ability is proposed in this paper. It can do real-time encoding for varied bit rate in communication system, thus getting a high hardware utilization, low power consumption and promoting system integration. By using this architecture, the hardware design accomplished. The algorithm is described by Verilog HDL, and simulated by model as well. It is implemented by Virtex2-XCV1000 on Xilinx platform under ISE 8.1. |
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| Keywords: | RS encoder variable bit rate FPGA Verilog HDL |
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