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| 时钟提取与抖动衰减数字锁相环设计研究 | |
| 引用本文： | 蒋林,章倩苓,谢晓燕.时钟提取与抖动衰减数字锁相环设计研究[J].光通信研究,2003(5):46-49. |
| 作者姓名： | 蒋林 章倩苓 谢晓燕 |
| 作者单位： | 1. 复旦大学,专用集成电路与系统国家重点实验室,上海,200433;西安邮电学院,计算机系,陕西,西安,710061 2. 复旦大学,专用集成电路与系统国家重点实验室,上海,200433 3. 西安邮电学院,计算机系,陕西,西安,710061 |
| 基金项目： | 国家"八六三计划"资助课题"宽带电路交换核心芯片开发"(2003AA1Z1190) |
| 摘 要： | 文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析． |
| 关 键 词： | 时钟提取 抖动衰减 数字锁相环 V5接口 专用集成电路 |
| 文章编号： | 1005-8788(2003)05-0046-04 |
| 修稿时间： | 2003年7月25日 |
The design of DPLL for clock recovery and digital jitter attenuation |
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| Abstract: | |
| Keywords: | clock recovery jitter attenuation DPLL design of ASIC |
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